IBM ha construido el chip más denso del mundo. Nadie puede fabricarlo todavía

IBM ha demostrado la viabilidad de un chip a 0,7 nanómetros, por debajo del umbral del nanómetro que muchos ingenieros consideraban inalcanzable en esta década. El prototipo integra cerca de 100.000 millones de transistores en un espacio equivalente a la uña de un dedo. La demostración es auténtica. La fabricación a escala industrial tardará al menos cinco años en materializarse.

La arquitectura se denomina nanostack y supone un cambio estructural respecto a todos los chips en producción hoy. El proceso de 2 nm de TSMC, el estándar comercial más avanzado en fabricación masiva este año, organiza los transistores en una única capa plana de nanoláminas. IBM ha añadido una segunda capa: dos niveles de transistores complementarios apilados verticalmente, cada uno con tres nanoláminas de 15 átomos de grosor, desfasadas entre sí para simplificar el cableado entre niveles y reducir el porcentaje de defectos que haría impracticable el diseño.

La mejora de rendimiento respecto al chip de 2 nm de IBM de 2021 es sustancial: un 50% más de potencia de cálculo con el mismo consumo eléctrico, o un 70% de eficiencia energética adicional para la misma carga de trabajo. La densidad de SRAM mejora un 40%. Para los operadores de centros de datos de inteligencia artificial —que gastaron colectivamente unos 300.000 millones de dólares en infraestructura de cómputo en 2025— un ahorro del 70% en energía no es un dato teórico. Implicaría menores costes de electricidad, instalaciones más pequeñas y una reducción significativa de la huella de carbono que gobiernos y empresas están bajo presión de reducir.

IBM colaboró con Lam Research, Tokyo Electron, SCREEN y ASML en las herramientas de fabricación necesarias. Ninguna de esas empresas ha anunciado plazos de producción. La hoja de ruta de IBM apunta a la adopción comercial en un mínimo de cinco años; el análisis de MIT Technology Review eleva esa previsión a una década para el despliegue generalizado. Los motivos son técnicos: apilar transistores en dos niveles multiplica los modos de fallo, y el margen térmico es estrecho —todo el proceso de construcción de la segunda capa debe mantenerse por debajo de los 400 °C, porque temperaturas superiores degradan las conexiones ya formadas en la primera. A escala de investigación, ese límite es manejable. En una fábrica que produce miles de millones de chips al año, es el factor decisivo.

Lo que la arquitectura nanostack establece es que la densidad de transistores puede seguir duplicándose. La pregunta que ha sobrevolado la industria semiconductora durante años —si la Ley de Moore había alcanzado un límite físico insuperable— tiene respuesta: todavía no. El camino pasa por la verticalidad. La hoja de ruta de IBM proyecta al menos una década adicional de escalado. Los primeros chips comerciales con esta densidad no se esperan antes de 2031.

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